20nm FPGA戰略規劃 超越簡單工藝升級
來源：電子報
目前，臺積電28nm良率大幅提升的利好還沒被市場徹底消化，FPGA業界雙雄已爭先恐后地發布20nm FPGA戰略規劃，在性(xing)能、功耗、集(ji)成度(du)等方面均(jun)大幅躍升，蠶食ASIC之勢將(jiang)愈(yu)演愈(yu)烈。在45nm工藝節點(dian)，大量(liang)(liang)ASIC廠(chang)商率先量(liang)(liang)產;而(er)到了(le)28nm工藝時(shi)代(dai)，率先量(liang)(liang)產的7家公司中(zhong)已有兩家是FPGA廠(chang)商;在20nm時(shi)代(dai)，FPGA或將(jiang)拔得(de)頭(tou)籌。
超越簡單工藝升級
FPGA向下(xia)一代(dai)工藝演(yan)進并不是"升級"那(nei)么簡單，需(xu)要(yao)諸多創新(xin)技術應對挑戰(zhan)。
邁(mai)向更高工藝是市場驅動力所致。"目前無線通信、視頻消費、汽車高級輔(fu)助駕駛、醫療電(dian)子、安防技術(shu)等應(ying)用給FPGA提出(chu)了巨大的(de)(de)需(xu)求，要滿足如此(ci)快速增(zeng)長(chang)的(de)(de)處理需(xu)求，必須實現高集(ji)(ji)(ji)成，而要實現高集(ji)(ji)(ji)成必須向高級工藝遷移，并以創新的(de)(de)思(si)路來解決集(ji)(ji)(ji)成挑戰。"賽靈思(si)公(gong)司全(quan)球高級副(fu)總裁(cai)、亞(ya)太(tai)區執(zhi)行(xing)總裁(cai)湯立人強(qiang)調。因此(ci)，雖然28nm FPGA產品在今年才量產出(chu)貨，但FPGA廠(chang)商(shang)卻已(yi)先(xian)行(xing)一步向20nm發力，以滿足市場對可編程邏輯(ji)呈指數(shu)級增(zeng)長(chang)的(de)(de)需(xu)求。
向下一代工藝演進并不是"升級"那么簡單，需要諸多創新技術應對挑戰。在28nm工藝節點上，賽靈思率先推出了統All Programmable的7系列FPGA、嵌入ARM cortex-A9的FPGA SoC以及采用3D封裝技術的Virtex-7 2000T，賽靈思20nm產品依然是三個產品系列并行發展，分別"進化"成8系列FPGA、第二代FPGA SoC和第二代3D封裝FPGA。賽靈思20nm 8系列All Programmable FPGA將有更快的DSP、BRAM(Block RAM)、DDR4及收發(fa)器，有高的帶寬(100個(ge)33Gb/s收發(fa)器)，可以(yi)實(shi)現(xian)更(geng)高的帶寬總線和更(geng)快的設計收斂。與(yu)7系列(lie)產品相比，其性能提高了2倍，功耗降低了一半，集成(cheng)度則提高了1.5～2倍。在FPGA SoC方面，賽靈(ling)思嵌入(ru)(ru)了ARM Cortex-A9雙(shuang)核處理器的28nm ZYNQ系列(lie)產品已(yi)經(jing)量(liang)產出(chu)貨，"賽靈(ling)思20nm FPGA SoC將(jiang)不但嵌入(ru)(ru)ARM處理器，也將(jiang)嵌入(ru)(ru)其他處理單元，例如(ru)DSP、靈(ling)活混合信號(AMS)以(yi)及經(jing)驗證的Video IP、算法等(deng)等(deng)，它還將(jiang)采用AXI總線。"湯立人介紹(shao)說，"今后還有可能嵌入(ru)(ru)性能更(geng)高、更(geng)多的ARM核。"
FPGA另一重要供(gong)應(ying)商Altera在20nm工(gong)藝(yi)也導入(ru)了三(san)項新技(ji)(ji)術(shu)。Altera高級(ji)副總裁、首席(xi)技(ji)(ji)術(shu)官(guan)Misha Burich介紹，Altera的(de)(de)(de)20nm工(gong)藝(yi)FPGA一是可(ke)將芯(xin)片間的(de)(de)(de)數據傳(chuan)輸速(su)度(du)提高至40Gbps，而現行(xing)的(de)(de)(de)28nm工(gong)藝(yi)FPGA為(wei)28Gbps。為(wei)了實現高速(su)化，20nm工(gong)藝(yi)FPGA提高了收發器(qi)電路使(shi)用的(de)(de)(de)晶體管性能，同時導入(ru)了根據在芯(xin)片間交(jiao)換(huan)信(xin)號的(de)(de)(de)波形來(lai)修正(zheng)信(xin)號、改(gai)善信(xin)號干擾(rao)及衰減程度(du)的(de)(de)(de)電路技(ji)(ji)術(shu)。二是配(pei)備浮點(dian)運算性能達到5TFLOPS(每秒(miao)5萬億(yi)次(ci)浮點(dian)運算)以下的(de)(de)(de)可(ke)變(bian)精度(du)DSP模塊(kuai)。為(wei)了提高性能，將原來(lai)用軟件實現的(de)(de)(de)DSP部分運算處理改(gai)為(wei)了硬件操作。三(san)是異(yi)構3D IC的(de)(de)(de)應(ying)用。
3D IC技術加快發展
作為新技(ji)術，3D IC需要更好(hao)、更成(cheng)熟的(de)設計和測試工具(ju)才能(neng)被業界(jie)廣泛接受。
在諸多創新(xin)中，吸引眼球的(de)是3D IC技(ji)術在同構之(zhi)外(wai)，異構技(ji)術也將加快發展。"異構3D IC技(ji)術可(ke)將FPGA與以前(qian)外(wai)置的(de)芯(xin)(xin)(xin)片集成在同一封裝中，不僅可(ke)使(shi)芯(xin)(xin)(xin)片間(jian)的(de)布(bu)(bu)線(xian)(xian)(xian)距離(li)縮(suo)短，而且(qie)還可(ke)大(da)大(da)增加芯(xin)(xin)(xin)片間(jian)的(de)布(bu)(bu)線(xian)(xian)(xian)根數，大(da)幅(fu)提高(gao)芯(xin)(xin)(xin)片間(jian)的(de)數據傳輸速度(系(xi)統性能)，而因為芯(xin)(xin)(xin)片間(jian)布(bu)(bu)線(xian)(xian)(xian)距離(li)縮(suo)短及接口布(bu)(bu)線(xian)(xian)(xian)電容(rong)減少等(deng)原因，能夠降低系(xi)統功耗。"Misha Burich指(zhi)出。
賽(sai)靈(ling)(ling)思(si)的(de)(de)(de)3D IC產品規(gui)劃已(yi)從初的(de)(de)(de)同(tong)構(gou)系統發(fa)展到異構(gou)系統，如在(zai)28nm節點，賽(sai)靈(ling)(ling)思(si)率先推出的(de)(de)(de)virtex-7 200T是同(tong)構(gou)器件(jian)，后(hou)來推出的(de)(de)(de)Virtex-7 H580T則是異構(gou)器件(jian)，在(zai)28nm工(gong)藝的(de)(de)(de)FPGA上封裝了45nm工(gong)藝的(de)(de)(de)28Gbps收發(fa)器，現在(zai)賽(sai)靈(ling)(ling)思(si)20nm 3D IC也將(jiang)提供(gong)同(tong)構(gou)和(he)異構(gou)兩種配置。湯立(li)人指出，20nm 3D IC不但有56Gbps收發(fa)器，還封裝有更(geng)大(da)容量的(de)(de)(de)存儲器，雖(sui)然封裝難(nan)度(du)加大(da)，但賽(sai)靈(ling)(ling)思(si)已(yi)經解(jie)決了很多(duo)難(nan)題，這將(jiang)是一種全新的(de)(de)(de)3D IC器件(jian)。
Altera的異構3D IC技(ji)術(shu)(shu)則通過創新(xin)的高速互聯接(jie)口來(lai)集(ji)成FPGA和用戶可定制HardCopy ASIC，或者集(ji)成包(bao)括存(cun)儲器(qi)、第三(san)方(fang)ASIC、光接(jie)口等(deng)(deng)在內的各種技(ji)術(shu)(shu)。同時，20nm混合系統架(jia)構在功(gong)耗管理方(fang)面繼續(xu)創新(xin)，包(bao)括自適應電壓(ya)調整、可編程功(gong)耗技(ji)術(shu)(shu)以及工(gong)藝(yi)技(ji)術(shu)(shu)優(you)化等(deng)(deng)，使得Altera器(qi)件功(gong)耗比前一代降低了(le)60%。
當然，3D IC技術看上去很美，但真正大規模使用還(huan)要(yao)解決諸多挑戰。Mentor Graphics公司(si)董(dong)事會主席兼CEO Wally Rhines曾(ceng)表示，2.5D(SiP)技術目前仍然沒有(you)發揮(hui)到極致，2.5D IC的存在時(shi)間將(jiang)比業(ye)界普(pu)遍預期的要(yao)更(geng)長一些(xie)。作(zuo)為新技術，3D IC需要(yao)更(geng)好(hao)、更(geng)成熟的設計和測試(shi)工具才能(neng)被業(ye)界廣泛接(jie)受。
設計工具與時俱進
設計工具針對20nm產品系(xi)列進行了(le)進一步協同優化，將設計效率提高到新的層級。
正所謂"好(hao)馬配好(hao)鞍"，要讓好(hao)器件(jian)發揮出大效能也(ye)需要有(you)更好(hao)的設計工具(ju)來支持。
與賽(sai)靈思7系(xi)列(lie)28nm產品(pin)系(xi)列(lie)一同(tong)推出的(de)Vivado設計(ji)套件(jian)，針對20nm產品(pin)系(xi)列(lie)進(jin)(jin)行了進(jin)(jin)一步協同(tong)優(you)化，將(jiang)設計(ji)效率(lv)提高(gao)到新(xin)的(de)層級。湯立人(ren)介紹說，新(xin)的(de)Vivado設計(ji)套件(jian)可讓設計(ji)人(ren)員將(jiang)LUT利用率(lv)提升(sheng)(sheng)(sheng)20%，性(xing)能提升(sheng)(sheng)(sheng)3個速度(du)等級，功(gong)耗降低35%，設計(ji)生產力提升(sheng)(sheng)(sheng)4倍。此外，在配(pei)合C語(yu)言(yan)設計(ji)流程使(shi)用時(shi)，驗證(zheng)運(yun)行時(shi)間縮(suo)短100倍。RTL仿真和(he)硬件(jian)協同(tong)仿真速度(du)快3～100倍。而且利用Vivado的(de)IP集(ji)成器(qi)和(he)封裝器(qi)實現IP重(zhong)用可將(jiang)集(ji)成速度(du)加快4～5倍。
"新(xin)的(de)Vivado設(she)計(ji)套件(jian)可(ke)將以前(qian)的(de)幾(ji)(ji)個月設(she)計(ji)周期縮短到幾(ji)(ji)周，這是設(she)計(ji)效率的(de)大幅度(du)提(ti)升。"湯立人強(qiang)調，"通(tong)過與(yu)賽靈思(si)Vivado設(she)計(ji)套件(jian)針對高(gao)生產(chan)力和結果(guo)質量的(de)協同優化，20nm產(chan)品系列將能(neng)夠為行(xing)業提(ti)供(gong)更具吸引力的(de)ASIC和ASSP可(ke)編程(cheng)替代方(fang)案。"
而Altera的(de)(de)(de)異構20nm FPGA的(de)(de)(de)開發通過(guo)全功能(neng)(neng)高(gao)級(ji)設(she)計(ji)(ji)環境得以(yi)實(shi)現(xian)(xian)，這一設(she)計(ji)(ji)環境包括系統集(ji)成工(gong)具(ju)(Qsys)、基于C語言(yan)的(de)(de)(de)設(she)計(ji)(ji)工(gong)具(ju)(OpenCL)以(yi)及DSP開發軟件(jian)(DSP Builder)。Misha Burich表示，下一代高(gao)性(xing)能(neng)(neng)設(she)計(ji)(ji)DSP開發人員(yuan)不再需要花費數(shu)天甚至(zhi)幾個星期的(de)(de)(de)時間來評估FPGA DSP解決(jue)方案的(de)(de)(de)性(xing)能(neng)(neng)。通過(guo)集(ji)成OpenCL和DSP創新(xin)技術，采用業界(jie)標準(zhun)設(she)計(ji)(ji)工(gong)具(ju)和軟件(jian)庫，Altera產品能(neng)(neng)夠實(shi)現(xian)(xian)5 TFLOPS的(de)(de)(de)單精(jing)度(du)DSP能(neng)(neng)力，這將重新(xin)樹立業界(jie)TFLOPS/W硅片效(xiao)率的(de)(de)(de)標準(zhun)。
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