華為攜手Altera共同研發2.5D封裝集成FPGA和內存單元
來源：elecfans
為打破通訊系統內存帶寬限制，華為和Altera將合力研發以2.5D封裝形式集成FPGA和內存(cun)單元。華為(wei)一(yi)位(wei)資深科學家(jia)表示，這項技術雖然棘(ji)手，但(dan)是在網絡中卻是十分(fen)關鍵的。這一(yi)消息的公(gong)(gong)布，使得之前關于華為(wei)或使用ASIC而導致Altera公(gong)(gong)司財務狀況業績不佳的傳聞不攻自破。
雖說(shuo)只(zhi)用了3個月(yue)，但(dan)新設備將顯著地減少電路板空間，并提高性能(neng)。華(hua)為美國研(yan)發資深科學(xue)家Anwar A. Mohammed說(shuo)，“2.5-D硅中介層似乎是(shi)適合(he)網絡(luo)公司的——事實(shi)上，他們也是(shi)關鍵所在。”
一年前，Xilinx宣布其(qi)在(zai)2.5-D硅中介層上使(shi)用多模并行技術的(de)密集FPGA。那(nei)時，Xilinx也對網絡公司的(de)技術有極大的(de)興趣，并為(wei)未來(lai)將FPGA和存儲器有效結合的(de)產品(pin)做計(ji)劃。
在選擇2.5-D硅中介(jie)層之前，華為(wei)花了1年(nian)多的時(shi)間(jian)，用了不下9種(zhong)方法來驗證其效果。除了Altera外，華為(wei)還跟Tezzaron、eSilicon和新加坡微電子研究所都有(you)所合作。(如下圖所示(shi))
新(xin)2.5-D設備將取代(dai)10至20 DDR存儲器(qi)以及目前(qian)華為系統(tong)正在使用的(de)ASIC，節(jie)省了(le)近(jin)18%的(de)電路板空間和(he)兩(liang)倍的(de)帶寬/瓦。廣泛的(de)I/O組件將支(zhi)持(chi)8個128位渠道;FPGA將包括華為邏輯、PCI Express模塊以及至少3 Gbit / s的(de)SERDES鏈路。
Mohammed在(zai)報(bao)告中強調，“我們線卡(ka)的(de)(de)大(da)小是(shi)恒定的(de)(de)，但(dan)是(shi)如(ru)果你想要把越來越多(duo)的(de)(de)功能集(ji)成到上面的(de)(de)話，那對此而言，2.5D是(shi)一個很強大(da)的(de)(de)工具(ju)。即使初它很昂貴，但(dan)是(shi)將更(geng)(geng)多(duo)功能集(ji)成在(zai)2.5D硅中介層上將會減(jian)少潛(qian)在(zai)成本。Comms公司(si)依靠更(geng)(geng)快的(de)(de)串并收發器以加速(su)傳送數據(ju)至內存的(de)(de)速(su)度，但(dan)是(shi)串并收發器增益在(zai)新工藝技術(shu)下卻更(geng)(geng)慢。舊的(de)(de)解決方案不再起作用了。”
想要(yao)解決2.5D設備問題，華(hua)為和其合(he)作伙伴仍然面對著很(hen)多的(de)挑戰。硅中介層仍然比(bi)較昂(ang)貴，成本腳底的(de)玻璃和有機材料(liao)還用不上。工(gong)程師們(men)缺少好的(de)模具(ju)、2.5D CAD工(gong)具(ju)、足夠的(de)可信數據、測試策略、返工(gong)和熱處理(li)(li)管理(li)(li)等。
此(ci)(ci)外，2.5D的供(gong)應鏈還不(bu)夠成熟，選擇范圍不(bu)大(da)。此(ci)(ci)外投資回報率也不(bu)清楚。Mohammed表示一切充滿(man)著未(wei)知，希望大(da)家一起(qi)分享創意確保技(ji)術成功。但就算不(bu)成功，也沒什么好驚訝的，畢竟未(wei)知因素太多。2.5D的方法是由硅通孔向完(wan)整(zheng)3-D堆疊芯片轉變(bian)的中間步(bu)驟(zou)。
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